SystemVerilog

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SystemVerilog

简介

SystemVerilog 是一种在现代集成电路（尤其是超大规模集成电路）的设计及验证流程中，由 Verilog 发展而来的硬件描述、硬件验证统一语言，前一部分基本上是2005年版Verilog的扩展，而后一部分功能验证特性则是一门面向对象程序设计语言。

历史

SystemVerilog 的历史可以追溯到2002年，当时一个被称为“Superlog”的语言被捐赠给 Accellera 公司（Verilog的主要支持者）。而 Synopsys 公司捐赠的OpenVera后来发展成为SystemVerilog中硬件验证语言子集。*2005年，SystemVerilog 获批成为电气电子工程师学会1800-2005标准。当时Verilog作为电气电子工程师学会1364-2005标准尚独立存在。

• 2009年，SystemVerilog 与 Verilog 进行了合并，成为了新的电气电子工程师学会1800-2009标准。
• 现在的最新标准是电气电子工程师学会1800-2017标准。

功能

指南

项目

• SystemVerilog GitHub Topic

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