Verilog

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Verilog

简介

Verilog 是一种用于描述、设计电子系统（特别是数字电路）的硬件描述语言，用于集成电路设计（特别是超大规模集成电路的计算机辅助设计）的电子设计自动化领域，Verilog 是电气电子工程师学会（IEEE）的1364号标准。

Verilog 原本是用来仿真和验证数字电路的，随着综合功能的加入，Verilog 成为 CAD 系统中一种广泛采用的设计输入方式。CAD 工具将 Verilog 代码综合成所描述电路的硬件实现。

项目

• SystemVerilog

图集

• 

  HDL语言比较

链接

• Accellera
• IEEE Verilog Standardization Group